WEP036 　ポスター②　 10月19日 会議室P 13:00-15:00

次世代パワー半導体を用いた新キッカー電源用の低ジッタ回路の構築

Construction of low-jitter circuit for new kicker power supply using next-generation power semiconductor

○小田 航大，飯沼 裕美（茨城大学），高柳 智弘，小野 礼人，杉田 萌（J-PARC/JAEA），堀野 光喜，植野 智晶（NAT），森下 卓俊（J-PARC/JAEA），亀崎 広明，生駒 直弥，中田 恭輔，徳地 明（株式会社パルスパワー技術研究所）

○Kodai Oda, Hiromi Iinuma (Ibaraki University), Tomohiro Takayanagi, Ayato Ono, Moe Sugita (J-PARC/JAEA), Koki Horino, Tomoaki Ueno (NAT), Takatoshi Morishita (J-PARC/JAEA), Hiroaki Kamezaki, Naoya Ikoma, Kyosuke Nakata, Akira Tokuchi (PPJ)

J-PARCのキッカー電源は、取り出すビームのバンチ長に合わせ、フラットトップ幅が約1μsの矩形パルスを数十nsの短時間で瞬間的に出力する。現在、放電スイッチのサイラトロンの代替を目的に、次世代パワー半導体を用いた新キッカー電源の開発を進めている。パワー半導体のスイッチ動作のタイミングは、外部からのトリガ信号の入力で決まる。そのタイミングの時間軸方向に対するブレ(ジッタ)が大きいと、出力パルスの再現性が低下し、ビームロスの要因となる不安定なビーム軌道偏位を引き起こす。そのため、キッカー用半導体スイッチ電源には、±1.0ns以下の高再現性を実現する低ジッタ回路が求められる。ジッタの成分にはトリガ信号の揺らぎと半導体スイッチ動作のばらつきが含まれる。そこで、制御回路を構成する種々のデバイスに対する評価試験を実施し、最適なデバイスの選定、かつ、温度とノイズ対策を施した低ジッタ回路の試験機を製作した。発表では、制御回路を構成するアナログ回路とデジタル回路のデバイスに対し、環境とデバイスの温度、サンプリングクロックの周波数、パルスエッジのブレに対する評価試験の結果と、構築した低ジッタ回路の構成について報告する。